عنوان پایان‌نامه
طراحی و پیاده سازی یک مدار BIST با قابلیت پیکر بندی مجدد در محیط HDL
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 47062;کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1820
- تاریخ دفاع
- ۰۷ مهر ۱۳۸۹
- دانشجو
- نسترن نعمتی
- استاد راهنما
- زین العابدین نوابی شیرازی, سعید صفری
- چکیده
- با افزایش اندازه¬ی مدارها، تعداد بردارهای آزمون مورد¬نیاز نیز افزایش می¬یابد. این امر نیاز به استفاده از آزمون¬کننده ((ATE¬ های گران¬تر و با حجم حافظه¬ی بالاتر را بیشتر کرده و سبب افزایش زمان لازم برای آزمودن مدار می¬گردد. این عوامل سبب می‌شوند تا به ATE های سریع‌تر و با حجم حافظه¬ی بالاتر نیاز داشته باشیم و در نتیجه، ممکن است هزینه¬ی آزمون به¬قدری افزایش یابد که در مقابل هزینه¬ی ساخت تراشه قابل¬توجه باشد. یک روش مهم طراحی برای آزمون سریع و ارزان، آزمون خودکار توکار (BIST) است. یکی از بزرگترین چالش‌هایی که طراح آزمون با آن روبروست، برگزیدن پیکربندی مناسب برای یک معماری آزمون خودکار توکار در میان پیکربندی¬های مختلف است. به¬منظور انتخاب بهترین معماری آزمون خودکار توکار ممکن برای مدار تحت آزمون (CUT)، بایستی پارامترهای آن، به‌گونه‌ای انتخاب شوند تا پوشش اشکال بیشتر را در کمترین زمان آزمون ممکن فراهم نمایند. معماری BIST ای که قابلیت هماهنگی با مشخصات مدار تحت آزمون را داشته باشد، معماری آزمون خودکار توکار با قابلیت پیکربندی نامیده می¬شود. برای انتخاب یک معماری BIST نسبتاً قابل¬قبول، می‌توان فقط به مشخصات ظاهری مدار تحت آزمون اکتفا کرد، اما برای انتخاب پارامترهای مربوط به طراحی معماری BIST بهینه، ناچار به استفاده از روش کوشش و خطا خواهیم بود. در این پایان¬نامه، روشی برای پیکر¬بندی خودکار معماری¬های BIST بر اساس شبیه¬سازی مدار مورد¬نظر ارائه شده است. در این روش، مسأله¬ی طراحی معماری BIST به مراحل لازم شکسته شده و روش مناسب برای اجرای بهینه¬ی هر مرحله پیشنهاد شده است. در راستای ارزیابی پیکربندی¬های به¬دست آمده در محیط زبان¬های توصیف سخت¬افزاری در سطح انتقال ثبات (RTL) یا در سطح گیت مدل¬شده و روشی برای ارزیابی عملکرد و سربار آنها ارائه شده است. در نهایت، با توجه به حرکت سریع طراحی به¬سمت سطح سیستم، معماری¬های آزمون خودکار توکار یا BIST با قابلیت پیکربندی در سطح طراحی مدل¬سازی تراکنش TLM-2 پیشنهاد و ارزیابی گردیده است.
- Abstract
- Along with the ever increasing size of digital circuits, the number of required test vectors also increases. Consequently, more expensive automatic test equipments (ATE) with larger memories would be needed. In such situations, the resulted test cost per chip could even overshadow the IC fabrication cost. Therefore, enhancing test methods capable of adapting the fast changes in digital designs in order to reduce test cost becomes necessary. BIST (Built-In Self-Test) has been a common and important test technique for several decades. One of the biggest challenges for a test designer is to decide on the best configuration for a BIST architecture. For the best BIST architecture selection for a given circuit under test (CUT), BIST parameters must be decided on. Such decisions are based on the highest possible fault coverage with the lowest number of test vectors. The BIST architecture capable of harmonizing with the CUT specifications is called a configurable BIST. An appropriate BIST architecture can be decided only considering the characteristics of the CUT. However, selecting parameters of the optimized BIST architecture necessitates the application of ad-hoc methods and trial and error. In this thesis, an approach for automatic Built-in Self-test configuration for a circuit under test is presented. This approach divides the problem space of designing a BIST architecture into three steps. These steps include deciding on the configuration of the external structure, internal structure, and timing and control of BIST. The evaluation of the obtained BIST architectures is performed by means of a test package which is developed in HDL environment at the gate level and register transfer level of abstraction. Finally, considering the trend of digital design towards system level, a number of configurable BIST architectures in transaction level modeling (TLM-2) are proposed and evaluated.
