عنوان پایان‌نامه
بهبود ساختار جمع کننده ها با هدف افزایش کارایی در فناوری نانو
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- دکتری تخصصی PhD
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2739;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 69523
- تاریخ دفاع
- ۱۰ شهریور ۱۳۹۴
- دانشجو
- میلاد بهادری
- استاد راهنما
- علی افضلی کوشا
- چکیده
- در این رساله، تمرکز بروی بهبود ساختار جمع کننده ها (واحد های حسابی پایه ای و بنیادی) با هدف افزایش کارایی در فناوری نانو و با عملکرد در یک محدوده وسیع از سطوح ولتاژ تغذیه، از ولتاژ تغذیه نامی (ناحیه بالای آستانه) تا تقریباً نزدیک ولتاژ آستانه ترانزیستور ها (ناحیه نزدیک آستانه) و در حضور نوسانات بوده است. در راستای این کار، یک مطالعه مقایسه ای جامع و دقیق بروی ساختار های مختلف جمع کننده ها با در نظر داشتن پارامتر های مختلف کارایی و قابلیت اطمینان آنها انجام داده ایم. با توجه به اهمیت روزافزون محاسبات نزدیک آستانه، این بررسی ها تحت یک محدوده وسیع از سطوح ولتاژ تغذیه (با در نظر داشتن عملکرد در ناحیه نزدیک آستانه) انجام گرفته اند. در ادامه، با توجه به شناسایی ساختار های مناسب (در فضای مقایسه ای بین پارامتر های کارایی و قابلیت اطمینان) بر مبنای نتایج حاصل از مطالعه های انجام شده، سعی بر بهبود پارامتر های مختلف کارایی ساختارهای مطرح جمع کننده ها (منتخب) بوده است. بهبود های مختلف از طریق اصلاح ساختار های مورد نظر و همچنین توسعه ساختار های ترکیبی بدست آمده اند. همچنین، ساختار های ترکیبی جمع کننده ها با قابلیت عملکرد در ولتاژ های تغذیه کاهش یافته بر مبنای عملکرد کلاک وفقی (ساختار های ترکیبی جمع کننده تاخیر متغیر) در جهت کاهش مصرف توان/ انرژی با حفظ سرعت نامی توسعه داده شده اند. در تحقق این اهداف، بر تمامی خانواده ها و ساختار های مختلف جمع کننده ها، شامل انواع ساختار های انتشار رقم نقلی و پیش بینی رقم نقلی و به همین ترتیب ساختار های مبتنی بر شبکه های پیشوندی موازی تمرکز داشته ایم. در تمامی بخش های این رساله، هدف افزایش کارامدی ساختار های مختلف جمع کننده ها در جهت بکار گیری در کاربرد های سرعت بالا و توان/ انرژی پایین در فناوری های ابعاد نانومتر بوده است. کلیه تحقیقات، مطالعات، و مقایسه های انجام شده و به همین ترتیب ساختار های پیشنهادی در این رساله، با استفاده از فناوری های بالک متداول و FinFET مورد ارزیابی قرار گرفته اند. نتایج بدست آمده، کارامدی و سود-مندی ساختار های مختلف پیشنهادی را نشان داده اند. واژه‌های کلیدی: واحد های حسابی، جمع کننده، جمع کننده های ترکیبی، کارایی، کارامدی در مصرف توان/ انرژی، سرعت بالا، محاسبات نزدیک آستانه، قابلیت اطمینان، نوسانات فرایند، سالخوردگی.
- Abstract
- Adders are a key building block in arithmetic and logic units (ALUs) and hence increasing their speed and reducing their power/energy consumption strongly affect the speed and power consumption of processors. These units are one of the most power hungry components in the processors and often are the possible location of hot-spots. Obviously, it is highly desirable to achieve higher speeds at low power/energy consumptions, which is a challenge for the designers of general purpose processors. One of the effective techniques to lower the power consumption of digital circuits is to reduce the supply voltage due to quadratic dependence of the switching energy on the voltage. Moreover, the subthreshold current which is the main leakage component in OFF devices has an exponential dependence on the supply voltage level through the drain induced barrier lowering effect. Depending on the amount of the supply voltage reduction, the operation of ON devices may reside in the super-threshold, near-threshold, or sub-threshold regions. Recently, the near-threshold region has been considered as a region that provides a more desirable tradeoff point between delay and power dissipation compared to that the sub-threshold one because it results in lower delay compared to the sub-threshold region and significantly lower switching and leakage powers compared to the super-threshold region. In addition, near-threshold operation, which uses supply voltage levels near the threshold voltage of transistors, suffers considerably less from the process and environmental variations compared to the sub-threshold region. The dependence of the power (and performance) on the supply voltage has been the motivation for design of circuits with the feature of dynamic voltage and frequency scaling. In these circuits, to reduce the energy consumption, the system may change the voltage (and frequency) of the circuit based on the workload requirement. For these systems, the circuit should be able to operate under a wide range of supply voltage levels. Of course, achieving higher speeds at lower supply voltages for the computational blocks, with the adder as one the main components, could be crucial in the design of high-speed, yet energy-efficient, processors. In addition to the knob of the supply voltage, one may choose between different adder structures/families for optimizing power and speed. In this thesis, the concentration is on improving the performance of adder structures in nanoscale technology operating under a wide range of supply voltage levels, from the nominal supply voltage level (superthreshold voltage region) to the threshold voltages of the transistors (near-threshold voltage region), considering the impact of process variation (variations). First, a through comparative study on performance and reliability parameters of different binary adder structures is performed. Regarding to the importance of the near-threshold computing, all of the investigations are realized under a wide range of supply voltage levels (considering the near-threshold voltage region operation). Then, based on the results which are obtained by comparative studies, the desired adder structures (architectures) are recognized (in the performance and reliability tradeoff spaces), and hence, these structures (their conventional structures) are candidate for improving their performance parameters. These improvements are obtained by modifying or extending hybrid scheme of the conventional considered adder structures. Also, the hybrid adder structures (variable latency hybrid adders), which lowers the power consumption without considerably impacting the speed, are presented. For realization of these works, all of the adder families/structures, including carry propagate adders and carry lookahead adders as well as parallel prefix adder structures, are considered. In this thesis, the studies and investigations as well as the different proposed structures are evaluated using both the bulk and FinFET technologies under a wide range of supply voltage levels. The results reveal the efficiency of the proposed modified (and hybrid) adder structures. Keywords: Arithmetic units, adders, near-threshold voltage, near-threshold computing, performance, reliability, process variation, high-speed, power/energy efficient.
