عنوان پایان‌نامه
درست یابی سطح بالا برمبنای زبان های توصیف معماری
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه دانشکده برق و کامپیوتر شماره ثبت: E1349;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 36437
- تاریخ دفاع
- ۱۸ مهر ۱۳۸۶
- دانشجو
- سیدحسن صحفی
- استاد راهنما
- زین العابدین نوابی شیرازی
- چکیده
- امروزه، با افزایش پیچیدگی پردازنده ها و سامانه های دیجیتال، تلاش های فزاینده ای برای افزایش سطح انتزاعی در فرآیند طراحی پردازنده ها صورت می گیرد. یکی از سطوح انتزاعی در توصیف پردازنده ها که امروزه مورد اقبال زیادی قرار گرفته است، توصیف در سطح معماری می باشد که برای این کار از زبان های توصیف معماری استفاده می شود.کاربرد عمده ی زبان های توصیف معماری در فرایند پویش فضای طراحی می باشد که در آن طراح قبل از رسیدن به یک معماری پردازنده ی خاص، معماری های مختلف را از جنبه های گوناگون بررسی می کند. در این تحقیق، زبان توصیف معماری جدیدی به نام APDL معرفی شده است. برای این زبان که در توصیف پردازنده ها استفاده می شود، یک مجموعه ابزار به نام آناهیتا طراحی گردیده که شامل یکسری ابزار برای آماده کردن یک نمایش میانی و یکسری ابزار برای پویش فضای طراحی می باشد. ابزارهای پویش فضای طراحی مجموعه ی آناهیتا شامل یک ابزار ترجمه، یک ابزار شبیه سازی و یک ابزار درستی سنجی می باشد. درستی سنجی در مراحل مختلف توسعه ی معماری یک مانع عمده در توسعه و پذیرش روند طراحی پردازنده ها با استفاده از زبان های توصیف معماری است. روش های متداول درستی سنجی پردازنده ها به سطح انتقال-ثبات و پایین تر از آن اعمال می شوند. در طراحی های مبتنی بر زبان های توصیف معماری به دلیل سطح انتزاعی متفاوت، این روش ها نامناسب و ناکارآمد هستند. در این تحقیق یک روند درستی سنجی بالا-به-پایین پردازنده ها بر اساس زبان های توصیف معماری ارائه شده است که از زبان توصیف معماری APDL استفاده می کند. روند درستی سنجی شامل چهار مرحله می باشد: درستی سنجی توصیف انجام شده در زبان APDL، تولید یک مدل مرجع از پردازنده، درستی سنجی پیاده سازی یک واحد کنترل، و استفاده از مدل مرجع در درستی سنجی یک پیاده سازی در سطح انتقال-ثبات. با استفاده از این روند، ابزار درستی سنجی از ابزارهای مجموعه ی آناهیتا طراحی شده است.
- Abstract
- The rapid growth of embedded systems in different branches of technology has created a competitive and fast-growing market for embedded systems. Before committing to specific embedded processor architecture, the designer should measure the figures of merit for different alternative architectures. This process is usually called Design Space Exploration (or DSE). Naturally, the designer would like to use a single processor description to feed all different tools during the DSE phase. Conventionally, such description languages are called architecture description languages (ADLs). This thesis introduces a new architecture description language, named Anahita Processor Description Language (or APDL) which is the processor description formalism behind the Anahita Processor Design Suite. APDL has been designed as a powerful language to aid in DSE phase during the design of new processors. Anahita toolset includes tools for preparing an intermediate representation, as well as tools for the DSE process. Anahita DSE toolset includes a compiler, a simulator, and a verification tool. Verification in different stages of architecture development is a major bottleneck for utilizing ADLs in the architecture design process. Traditional approaches of processor verification are applied at the register transfer level (RTL) or below, while they are inefficient for ADL-based verifications. In this thesis, we propose a new integrated verification methodology based on ADLs which use the APDL architecture description language. The verification flow includes four steps: validation of APDL descriptions, generation of a processor reference model, verification of a control unit implementation, and verification of an RTL implementation using the generated reference model. Using this verification flow, the verification tool of the Anahita toolset has been developed.
