عنوان پایان‌نامه
پیاده سازی سخت افزاری استاندارد رمز نگاری پیشرفته AES
- رشته تحصیلی
- مهندسی برق-الکترونیک-مدار وسیستم
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2339;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 59957
- تاریخ دفاع
- ۲۵ شهریور ۱۳۹۲
- دانشجو
- امیر زارع حسینی
- استاد راهنما
- بهجت فروزنده
- چکیده
- پس از آنکه ضعف استاندارد رمزنگاری داده (Data Encryption Standard) DES ، به خاطر کوتاه بودن طول کلید آن و پیشرفت پردازنده ها مشخص شد، استاندارد رمزنگاری پیشرفته AES(Advanced Encryption Standard)، در سال 1997 توسط دولت آمریکا به عنوان رمزنگاری استاندارد و مورد قبول معرفی شد. AES به عنوان الگوریتم رمزنگاری استاندارد برای دادههای دیجیتال استفاده می‌شود. در سالهای اخیر حجم عظیمی از مقالات به بررسی سختافزاری/ نرمافزاری الگوریتم مذکور پرداختهاند که در مجموع به سه دسته کلی تقسیم می‌شوند]1[: 1) پیاده‌سازی تماما نرمافزاری 2)پیاده‌سازی تماما سختافزاری 3)طراحی و پیاده‌سازی همزمان نرمافزاری و سختافزاری که هر کدام از این پیاده‌سازی‌ها مزایا و معایب خود را از لحاظ سرعت، توان مصرفی و هزینه و .... به همراه دارند. اکثر پیاده‌سازی‌های سختافزاری صورت گرفته، روی بستر FPGA انجام شده‌است. FPGAها به خاطر داشتن مجموعه حافظه‌های مجزا که در کنار بخش‌های پیاده‌سازی منطقی وجود دارند، بستر‌های مناسبی برای پیاده‌سازی سختافزاری محسوب می‌شوند. این بخش‌ها زمینه‌ی بهینه‌سازی سطح را برای طراح فراهم می‌کنند. هنگامی که حجم اطلاعات ورودی زیاد باشد، زمان اجرای این الگوریتم طولانی می‌شود بنابراین لازم است برای پیاده‌سازی این الگوریتم از روش‌هایی استفاده شود که زمان اجرای عملیات را کاهش دهد. از طرفی هنگامی که زمان اجرای الگوریتم کاهش می‌یابد سطح مورد استفاده در پیاده‌سازی سختافزاری افزایش خواهدیافت. معماری ارائه‌شده در این پروژه، به گونه‌ای است که در هر دور، کلید مربوط به آن دور ایجاد شده سپس کلید ایجاد‌شده به صورت کاملا موازی با بخش الگوریتم رمزنگاری، با آمدن هر لبه‌ی بالارونده‌ی کلاک مقدار نهایی خروجی هر دور را محاسبه می‌کند. با استفاده از معماری پیشنهاد‌شده، مقدار نرخ بیت حاصل از این پیاده‌سازی 18.4 گیگابیت بر ثانیه به دست آمده‌است که نشان خواهیم داد در مقایسه با پیاده‌سازی‌های قبلی مقدار قابل قبولی می‌باشد. پیاده‌سازی سختافزاری الگوریتم، روی بستر EP3C120F780C7 از خانواده Cyclone III از شرکت ALTERA انجام گرفته‌است. از زبان توصیف سختافزاری VHDL و شبیه‌ساز Quartus II 10.1 برای نشان دادن نتایج شبیه‌سازی استفاده شده‌است. واژه‌های کلیدی: AES، الگوریتم، پیاده‌سازی، FPGA، نرخ بیت
- Abstract
- The Advanced Encryption Standard (AES) is the winner of the contest, held in 1997 by the US Government, after the Data Encryption Standard (DES) was found too weak because of its small key size and the technological advancements in processor power. In recent years, there have been plenty of literatures on hardware/software implementation of the AES algorithm. They can be divided into 3 types: (1) full software implementation (2) full hardware implementation (3) Software/hardware co-design To shorten the encryption/decryption time of plenty of data, it is necessary to adopt the algorithm of hardware implementation. however, it is possible to meet the requirement for low cost by using software only. Field Programmable Gate Arrays (FPGAs) offer a quicker, more customizable solution. This research investigates the AES algorithm with regard to FPGA and the Very High Speed Integrated Circuit Hardware Description language (VHDL). Altera Quartus II 10.1 software is used for simulation and optimization of the synthesizable VHDL code. Using the proposed architecture, a fully subpipelined encryptor with each round key can achieve a bit rate of 18.4 Gbps on a Altera EP3C120F780C7 device. Keywords:AES, Algorithm, FPGA, Implementation, Bit rate
