عنوان پایان‌نامه
افزایش کارایی شبکه های روی تراشه راهگزینی مدار با استفاده از برپایی پیش بینانه مدار
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2296;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 59246
- تاریخ دفاع
- ۳۰ شهریور ۱۳۹۲
- دانشجو
- فرهاد پاکدامن
- استاد راهنما
- مهدی مدرسی
- چکیده
- کاهش اندازه ترانزیستور ها در طی سال های اخیر، منجر به افزایش روزافزون تعداد هسته های پردازشی در چندپردازنده ای های روی تراشه شده است. به طوری که ITRS پیش بینی می کند، تا سال 2020 تعداد عناصر پردازشی درون یک تراشه، به بیش از 1000 هسته خواهد رسید. این تعداد بالای عناصر پردازشی درون یک تراشه، حجم بالای ارتباطات بین هسته ها را سبب شده است، به گونه ای که روش های ارتباطی سنتی، به دلیل عدم مقیاس پذیری مناسب و هزینه پیاده سازی بالا، قابل استفاده برای این سیستم ها نیستند. شبکه های روی تراشه، به عنوان یک راه حل مقیاس پذیر و کارآ برای استفاده در سیستم های روی تراشه معرفی شدند. در این نوع شبکه ها، علاوه بر معیارهای کارایی مانند تاخیر و گذردهی، توان مصرفی نیز از اهمیت بالایی برخوردار بوده و از محدودیت های اصلی در طراحی آن ها به شمار می رود. در سال های اخیر، کارهای زیادی معطوف به حل مشکلات کارایی و توان مصرفی در این شبکه ها شده است. در این شبکه ها مدل راهگزینی بسته به عنوان روش غالب برای ارتباطات به شمار می آید. هرچند مقیاس پذیری بالای این روش آن را برای استفاده در چندپردازنده ای های روی تراشه مناسب می کند، اما تاخیر بالای بسته ها و مصرف زیاد توان، موجب می شود این روش، فاصله زیادی با مدل ایده آل ارتباطات که توسط اتصالات سیمی مستقیم بین پردازنده ها ایجاد می شود داشته باشد. در مقابل، راهگزینی مدار با ایجاد یک ارتباط اختصاصی، تاخیر بسته ها را کاهش داده و با حذف ذخیره سازی بسته ها و داوری برای تخصیص سوییچ، توان کمتری مصرف می کند. اما در کنار عدم مقیاس پذیری مناسب، سربار زمانی تشکیل مدار، به ویژه در صورت انتظار برای دریافت منابع کافی برای تشکیل مدار، و کاهش بهره وری منابع، دو اشکال اساسی این روش به شمار می روند. در این پایان نامه، ما معماری ای را برای شبکه های روی تراشه ارائه کرده ایم که سعی می کند با برپایی پیش بینانه مدار، از سربار زمانی آن کاسته و یا آن را کاملا حذف کند. این معماری، از یک مکانیزم راهگزینی ترکیبی بسته/مدار استفاده می کند. بدین صورت که سعی می شود بسته های داده ی بحرانی توسط شبکه راهگزینی مدار و بسته های عادی از طریق شبکه راهگزینی بسته ارسال شوند. همچنین با امکان ارسال داده های مدار های ناموفق بر روی شبکه راهگزینی بسته، این معماری مشکل انتظار برای دریافت منابع را نیز برطرف می کند. برای استفاده از شبکه راهگزینی مدار، یک الگوریتم مسیریابی و تخصیص برش زمانی برای شبکه های تقسیم بندی زمانی (TDM) ارائه کرده ایم. این الگوریتم که بسیار سریع و کاملا مناسب کاربرد های زمان اجرا است، تضمین می کند در صورت وجود، یک مسیر بهینه برای تشکیل مدار بیابد. نتایج حاصل از شبیه سازی ها نشان می دهد، استفاده از معماری پیشنهادی ما، در عین سادگی و تحمیل کمترین هزینه، می تواند ضمن کاهش تاخیر متوسط شبکه، توان مصرفی را به طرز قابل توجهی کاهش دهد.
- Abstract
- Circuit-switching is proven to be more power and performance-efficient, when compared to packet-switching, since packets need not go through buffering, routing, and arbitration at each router once a circuit is set up. However, the time overhead of circuit setup can be relatively large. This overhead can be amortized over large messages, but short messages incur a significant penalty. Since no other circuits are allowed to use resources reserved for a circuit, this switching mechanism may also lead to poor resource utilization, if the upstream node of a circuit cannot use the entire circuit bandwidth. Allowing circuits to share common links and then isolating them by Time-division multiplexing (TDM) is a method that alleviates the resource utilization problem in circuit-switching. It divides time into a fixed-number of slots and each circuit is granted one or multiple time slots to use a link. Nonetheless, allocating time slots to a circuit along its path to guarantee the collision-free movement of data is a complex problem that increases the complexity and time overhead of circuit setup. In this paper, we propose a fast and parallel algorithm to search for the best path to setup a circuit for a source-destination pair, subject to the limitations in time slot allocation. We also show how the proposed circuit-switching can be coupled with a system-level or architecture-level prediction mechanism to completely hide the circuit-setup latency. Finally, by integrating the proposed circuit-switching scheme into a conventional packet-switched NoC, our proposal takes advantage of the potential benefits of the two methods.
