عنوان پایان‌نامه
جستجوی (شناسایی- کاوش ) تست ارتباطات روی تراشه با نگرش به طراحی در سطح سیستم
- رشته تحصیلی
- مهندسی کامپیوتر-معماری کامپیوتر
- مقطع تحصیلی
- کارشناسی ارشد
- محل دفاع
- کتابخانه مرکزی پردیس 2 فنی شماره ثبت: E 2406;کتابخانه مرکزی -تالار اطلاع رسانی شماره ثبت: 61306
- تاریخ دفاع
- ۳۱ شهریور ۱۳۹۰
- دانشجو
- سمیه صادقی کهن
- استاد راهنما
- زین العابدین نوابی شیرازی
- چکیده
- با افزایش مجتمع‌سازی و کاهش اندازه‌ها پیچیدگی سیستم‌های روی تراشه رشد سریعی پیدا کردند و این مسئله سبب شد که، معماری ارتباطات روی تراشه که مسئول ارتباط بین هسته‌ها ی از پیش طراحی شده موجود در سیستم می‌باشند، نقش بسیار کلیدی ای را در طراحی سیستم‌های روی تراشه ایفا کنند و بیش‌ترین نقش را در کارایی و مصرف توان سیستم بر عهده بگیرند. با روند رو به رشد تکنولوژی و کاهش ابعاد تراشه های دیجیتال سیم های ارتباطی بین هسته های روی تراشه به هم نزدیک تر و طولانی تر شده اند. این امر باعث افزایش خازن های تزویج بین سیم ها می شود. بنابراین اثر خازن های فوق در ایجاد اشکال های هم شنوایی باید در نظر گرفته شود و به ارائه روش هایی برای آزمودن ارتباطات به منظور اطمینان از ارتباط سالم پرداخته شود. در این پایان نامه، هدف آزمون برخط ارتباطات سطح تراشه می باشد. برای این کار ابتدا سیم های ارتباطی و همچنین اشکال های مربوط به آن ها با زبان برنانه سازی C++ مدل سازی شده است. این مدلسازی با سرعت بالا اشکال های ممکن در یک ارتباط را تخمین می زند. همچنین چندین روش آزمون برای ارتباطات سریال و موازی در این کار ارائه شده است. برای افزایش توانایی طراح سطح سیستم و همچنین استفاده از پارامترهای سطح پایین، تمهیداتی در ارتباطات سطح TLM افزوده شده است که طراح می تواند با استفاده از آن ها، ارتباط مطمئن تری را طراحی نماید. برای در نظر گرفتن اثر خازن های تزویج ابتدا سیم های ارتباطی باید مدل شوند و خازن های تزویج در این مدل سازی در نظر گرفته شود. در این پایان نامه با شبیه سازی در نرم افزار Hspice و به دست آوردن خازن های آستانه در تکنولوژی های مختلف سیم های ارتباطی با استفاده از زبان برنامه-نویسی C++ مدل شده اند. این مدل سازی در بسته ی آزمون چند سطحی انجام شده است و به طراح سیستم اجازه دهد که در مراحل اولیه طراحی تخمینی از ایجاد حالت های بحرانی به دست آورد و در صورت وجود حالت های بحرانی زیاد به تغییر طراحی بپردازد و یا اطلاعاتی را به مرحله ی سنتز دهد تا در آن تصمیماتی گرفته شود. برای اطمینان از ارتباط سالم، باید روش هایی برای آزمون سیم ها ارائه شود. به علت این که بیشتر نویزها و اشکال های ارتباطی در زمان کار عادی مدار اتفاق می¬افتد ارائه ی روش های آزمون برخط برای ارتباطات ضروری می باشد. بنابراین برای ارتباطات سریال و موازی روش های آزمون برخط ارائه شده است. روش آزمون ارائه شده برای ارتباطات موازی از معماری استاندارد IEEE std.1149.1 بهره می برد و با تغییر در ساختار آن به آزمون برخط ارتباطات می پردازد. این روش قابل استفاده در هر دو ارتباط سریال و موازی میباشد. برای ارتباطات سریال نیز دو روش آزمون ارائه شده است.
- Abstract
- With the advances in VLSI technology and moving towards deep sub-micron technologies, nowadays multi-processor SoC platforms include hundreds of embedded processors with a wide range from heterogeneous components with irregular block sizes to homogeneous components with regular block sizes. Therefore, communications are the dominant factor which affect the performance of an SoC and its power consumption. Reliability of SoCs increasingly depends on the error free operation of such interconnects. therfore testing of SoCs implies not only the logic cores but also the interconnect architecture. Shrinking of the feature size, increasing of interconnect wire lengths, and rapid increasing of the SoCs’ functional frequency make signal integrity a major concern which must be considered. Using deep sub-micron SoCs magnifies the capacitive coupling between adjacent wires. This leads to crosstalk noise and affects the signal integrity, by generating glitches, delays, and hence deviation of the functionality and performance from the expected behavior. Online testing of interconnections is inevitable. In this work, the goal is online testing of on-chip communications. To do this, several dynamic and static provisions are made to guide high-level designers in designing a more reliable communications, through existing communications, through existing interconnects. Some parameters such as crosstalk capacitance and noises are modeled and estimated using Hspice simulation. The interconnect modeling and calculating the parameters are also done using C++ to speed up the simulation and helping the high-level designer. This modeling is done using multi level test package (MLTP) that is developed in this work. (MLTP) enables designers to estimate the critical crosstalk faults and change the design in order to reduce the possible error condition. This modeling and parameter extraction are considered as the static provisions. A designer at system level can consider the results of online testing and can reconfigure the communication to improve reliability. In this work, several functions and utilities are added to TLM-2.0 standard library as the dynamic provisions for reporting the error of a communication. For online testing of serial and parallel communications, several methods are proposed. In this thesis an online interconnect BIST method that is implemented by a simple extension to the boundary scan standard is proposed. The proposed extensions to the boundary scan structure facilitate online testing methodology with negligible hardware overhead. The extensions are fully compatible with the IEEE std.1149.1 standard and do not interfere with the normal operation of boundary scan. It effectively reuses existing boundary scan structure to act as signature generator, fault detector and fault locator. The proposed method is applicable to both serial and parallel communications. In addition, two methods are presented which are only utilized for serial communication. These methods use the online serial transferred data and generate test data accordingly.
